Обзор IP-ядра Partial Reconfiguration Controller от Xilinx. Вебинар
Вебинар окончен.
Видеозапись вебинара.
На прошлом вебинаре мы познакомились с функцией частичной реконфигурации ПЛИС. Но что делать, если реконфигурируемых модулей слишком много и они неуправляемы? С подобными задачами отлично справится IP-ядро от Xilinx – Partial Reconfiguration Controller.
Примите участие в вебинаре, посвящённом IP ядру «Partial Reconfiguration (PR) Controller».
Partial Reconfiguration Controller IP предоставляет пользователю функции управления для частичной реконфигурации. При срабатывании аппаратных или программных событий триггера, контроллер PR выводит необходимые частичные битстримы из памяти и доставляет их к порту ICAP. Это особенно полезно разработчикам, которые используют в дизайне множество реконфигурируемых модулей.
План вебинара:
- Общее описание IP ядра «Partial Reconfiguration Controller»
- Производительность и занимаемые ресурсы на кристалле
- Краткое описание портов
- Пространство регистров
- Работа с IP ядром при проектировании
- Общее руководство по проектированию
- Интерфейс управления менеджера виртуального сокета
- Описание протоколов работы
- Шаги процесса проектирования
- Настройка и генерация IP ядра
Вебинар будет интересен для инженеров, планирующих применять функцию частичного реконфигурирования в своих разработках.
Вебинар состоится 22 января в 10:00 и 23 января в 14:00 – его повтор. Время московское.
Ведущий – инженер по применению Xilinx (FAE) компании «Макро Групп» Илья Александров.
Участие в вебинаре бесплатное, после предварительной регистрации.
Любые вопросы по теме вебинара или любые другие вопросы по продукции Xilinx задавайте по адресу fpga@macrogroup.ru или по телефону 8 (800) 333-06-05.
По вопросам, связанным с участием в вебинаре, пишите по адресу marketing@macrogroup.ru или звоните 8 (800) 333-06-05 доб. 255.
Компания «Макро Групп» является официальным дистрибьютором Xilinx в России.
